IDEC Newsletter에 2002년 4월부터 2002년 12월까지 연재한 내용입니다.

6년이 흘렀지만 개발환경에는 큰 변화는 없습니다. 여전히 합성을 위해 Synopsys Design Compiler를 사용하고 있고, P&R을 위해선 Apollo의 후속 버젼인 Astro를, 시뮬레이션은 Verilog-XL과 기능자체는 큰 차이없는 NC-Verilog를  사용하고 있습니다. 큰 차이는 없다고는 해도 그대로 따라할 수는 없기때문에 아쉬움도 있고 또 일부 내용은 개선하고 싶은 부분도 있네요.

3부-1편: 합성 가능한 설계 (Synthesiable Design)

simplecore3-1.pdf

3부-2편: 합성 (Synthesis), Synopsys DesignCompiler, 최적화

simplecore3-2.pdf

3부-3편: 순차회로의 최적화 (입/출력 지연시간, 홀드 타임, 클럭 버퍼링)

simplecore3-3.pdf

3부-4편: SimpleCore의 합성

simplecore3-4.pdf

3부-1편: 후단계 설계, Appllo를 이용한 SimpleCore의 P&R

simplecore3-5.pdf