Synopsys 에 해당하는 글4 개
2009/03/06   EDA 업계의 퇴보 (2)
2008/04/09   Synopsys Design Compiler Reference Methodoloty (1)
2008/04/01   Astro에서 지원되는 Synopsys Design Constraints (1)
2008/04/01   Astro Tip: netWeight (1)


EDA 업계의 퇴보
Donny Thinks | 2009/03/06 17:00

얼마 전 babyworm님의 글에서 harry...the ASIC guy의 주소를 발견하고 RSS Feed를 등록해두었는데 최근에 재미있는 포스팅(EDA is Only "Mostly Dead")이 있어서 소개한다.

지난 달 DVCon에서 "EDA: Dead or Alive?"라는 주제로 Panel Discussion이 있었는데, 생사를 거론할 만큼 EDA업계가 요새 굉장히 어려운 것 같다.

아무튼 이 주제에 대한 답으로 Harry Gries는 '거의 죽었다'라고 말한다. 그리고 그 근거로서 Synopsys의 CEO인 Aart de Geus의 Keynote를 들고 있는데 몇가지 측면에서 내게 매우 흥미로웠다.

Aart de Geus가 이번 keynote는 "Hardware를 Embedded Software가 대체할 것"이란 내용이었다고 한다.  Harry Gries는 지난 10년간 Aart의 어록(?)을 들어 항상 Aart의 예언이 적중했었기에 이번에도 믿는다고 한다.

Software가 Hardware를 대체한다는 말은 사실 거의 10년전 부터 지도교수님이 하셨던 말이지만, Aart가 keynote에서 발표했다고하니 그리 멀지 않은 일이란 생각이든다.

Aart의 keynote내용에 특변한 관심을 갖는 이유는 사실 따로 있다.
9~10년 전에 Aart de Geus의 세미나에 참석한 적이 있는데 세미나가 끝나고나서 그걸 녹음해두지 못한 걸 후회했었다. 깔끔하고 전달력있는 프레젠테이션이 정말 인상깊었다. 특히 비영어권에서 들어도 귀에 쏙쏙 들어오는 군더더기 없는 영어표현들이 정말 '프레젠테이션의 교과서'라고 해도 과언이 아니었다. 30여년간 Synopsys를 이끌어온 리더쉽에 그 발표능력도 분명히 한 몫 했을 것이다.
Steve Jobs의 Keynote가 강한 흡입력을 갖고 있다면 Aart는 '친절한 흡입력'(?) 표현하자니 이상하지만 여유있고 미소를 잃지않는 모습이 아직도 선하다.


2009/03/06 17:00 Donny 

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sooy 2009/03/09 09:05
저도 학부때 박교수님 수업에서 "software가 hardward를 대체한다"란 확신에 찬 말씀을 들었었죠. 뭐 우리 동기들 사이에선 박교주님으로 불릴 정도였으니. ㄷㄷㄷ
당시만 해도 정말 그럴 줄 알고 signal processing했는데 정작 밥벌어먹는건-_-;
앞으로도 없어지면 우리같은 사람들은 대략 골룸. ㅋㅋ
donny 2009/03/11 09:48 
미래를 예측하는 것보다 그 시기를 예측하는게 더 중요한 경우가 많지요. ^^
Hardware가 완전히 사라질 수는 없다고 보구요. Digital Circuit이 Software가 될 가능성은 아주 높지요.
앞으로 반도체 설계분야에서 살아남으려면 Analog Circuit을 해야한다는 결론? ^^;;
전 최근에 전자회로 다시 공부하고 있습니다. ㅋ
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Synopsys Design Compiler Reference Methodoloty
Design | 2008/04/09 17:19
요새 Tape-Out을 앞두고 있다보니 주로 Synthesis나 Back-end에 대한 글을 많이 쓰게 되네요.

Logic Deginer들이 가장 의존적인 Tool은 Synthesizer가 아닐까 합니다.
그중에서도 Synopsys의 Design Compiler가 Golden Rererence라고 할 수 있겠습니다.

하지만, Design Compiler도 버젼마다 명령이나 constraint가 추가되기고 없어지기도 하는데, 더 좋은 기능이 만들어진 이유이긴 하겠지만 잘 사용하던 기능들이 없어지면 당혹스럽지요.

제품을 만드는 입장에서는 최신기술보다는 안정적인(stable)기술을 더 선호하게되기 때문에 안쓰던 기능을 처음 쓰기는 쉽지않습니다.

Design Compiler는 일년에 두어차레 upgrade가 되는데 최근 버젼보다는 SP(Service Pack)이 한두번 나온 한세대 이전 version을 쓰는게 좋다고 봅니다.

아무튼 최근 version이 나오면 그때마나 reference manual을 보고 새로 추가된 기능을 확인할 수는 없는 것이기에 Synopsys에서는 Reference Methodology라는 것을 제공합니다.
쉽게말하자면 version별로 제거된 기능과 추가된 기능을 반영한 script sample이라고 할 수 있습니다.

아래 주소에서 download하실 수 있습니다. (SolvNet ID가 필요합니다)

2008/04/09 17:19 Donny 

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jang 2008/08/06 14:08
혹시 synopsys 설치해보셨는지요?;;; 지금 설치중인데 라이센스 때문에.. 실행이 안되는데요....
라이센스 넣어주려면 sysnopsys사이트 아디가 필요한가요?linux/syn/bin dc_shell 실행하니 not enable라고 떠서..지금 해결방안을 찾고 있는 중인데 혹시 알고계시면 좀 알려주세요..아 그리고 환경변수에
설정을 해줬는데 에러가 나는데 알고계신 지식 좀 알려주세요..ㅜ_ㅜ DC-SHELL을하면 DCSH-1에러가 뜨고 디자인비젼을 실행하면 SEC-2 에러가 뜨네욤..
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Astro에서 지원되는 Synopsys Design Constraints
Design | 2008/04/01 11:09

Supported SDC Constraints
    all_clocks
    all_inputs
    all_outputs
    create_clock
    create_generated_clock
    current_design
    expr
    get_cells
    get_clocks
    get_lib_cells
    get_lib_pins
    get_libs
    get_ports
    list
    set
    set_case_analysis
    set_clock_gating_check
    set_clock_latency
    set_clock_transition
    set_clock_uncertainty
    set_disable_timing
    set_drive
    set_driving_cell
    set_false_path
    set_hierarchy_separator
    set_input_delay
    set_input_transition
    set_load
    set_logic_one
    set_logic_zero
    set_max_capacitance
    set_max_delay
    set_max_time_borrow
    set_max_transition
    set_min_capacitance
    set_min_delay
    set_muticycle_path
    set_output_delay
    set_propagated_clock

Not-supported SDC Constraints
    current_instance (If you use "*" as the argument, the current_instance command can be used.)
    get_nets
    get_pins
    set_fanout_load
    set_logic_dc
    set_max_area
    set_max_fanout
    set_operating_conditions
    set_resistance
    set_wire_load_min_block_size
    set_wire_load_mode
    set_wire_load_model
    set_wire_load_selection_group
    set_port_fanout_number


2008/04/01 11:09 Donny 

, , ,
Marcus 2009/03/13 00:46
hi Donny, Im a brazial student of integrated circuitry and im doing the synthesis of a 8051 (verilog) using the cadence? tools. So could you send me some examples of a good sdc file? im having some difficults in how to elaborate the constraints.

my email again: spc.zoom@gmail.com

thanks a million!!!
Marcus Vinicius
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Astro Tip: netWeight
Design | 2008/04/01 09:21

Astro에서 Timing이 민감한 cell들을 인접하게 place하거나 output buffer를 output port에 최대한 가깝게 place할 때 유용한 기능.
Thanks to Dr. Choi~

Donny's Guideline: 직접 P&R을 할 줄 알면 더 좋지만 그렇지 않더라도 P&R툴의 기능을 알아야 back-end engineer에게 요구를 할 수 있으므로 유용한 기능들은 알아두는 것이 좋다. 또, Astro의 command까진 아니더라도, 합성에 사용한 synopsys의 constraints들이 P&R에 어떤 영향을 주는지를 파악해 두는 것도 유용하다.

------------------------------------------------------------
netWeight

The netWeight function sets the net priorities (or weights) for placing cells. During placement, the Milkyway-based tool attempts to place cells connected to high-priority nets closer together.

The primary goal of your Synopsys application, regardless of the specified net weights, is to achieve the minimum total net length for the design. Therefore, the Synopsys application weighs any reduction in the length of a high-priority net against the effect on the overall net length.

Nets with no priority set have the lowest priority (net weight of 1).

You can set net weights while running a Synopsys application by using Constraints > Set Net Weight.

Syntax

netWeight netName netWtHorizontal netWtVertical 

where the arguments are as follows:

netName
         Name of the net to be prioritized.

         Valid values: Name of any net in the design
netWtHorizontal
         Weight to be given to horizontal wires on the net. The higher the value, the greater priority the Synopsys application gives the net.

         Valid values: Any positive integer
netWtVertical
         Weight to be given to vertical wires on the net. The higher the value, the greater priority the Synopsys application gives the net.

         Valid values: Any positive integer

Example

netWeight "CTL2" 10 8
netWeight "CTL3" 4 2
netWeight "CTL4" 6 6

Using these net priority directives, the Synopsys application gives the highest priority to horizontal wires on the CTL2 net and the lowest priority to vertical wires on the CTL3 net (except for nets not specified, which receive the lowest priority). For nets CTL2 and CTL3, horizontal
wires are given higher priority than vertical wires. For net CTL4, horizontal and vertical wires are given equal priority.

출처: Astro 2007.03-SP4 Help


2008/04/01 09:21 Donny 

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babyworm 2008/10/17 12:10
오~! 이런 기능이 있었군요. Backend 엔지니어 분께 항상 말로 했었는데..
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